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Senior ASIC Design Engineer

Responsibilities:

Work with a team of hardware and software engineers to define the high-level architecture

Share in definition of micro architecture of next generation ASIC

Own RTL design for portions of the chip, contribute to Design Verification and Synthesis

Active role in Static Timing analysis, floor-planning, IP selection and all aspects of ASIC implementation

System level validation in FPGA environment, device and system bring up and qualification

Qualifications:

10+ years of experience in high-performance design / micro-architecture

10+ years of experience in Verilog RTL development experience in a CPU/SOC and ASIC environment

Must have a strong background in all aspects of ASIC implementation, especially with Synthesis flow, Static Timing Analysis, Floor-planning and I/O ring design

Understanding of L2 Ethernet switching protocols (VLAN, Broadcast/Multicast), PCI Express and Storage protocols are desired

Experience with FPGA implementation flows is a plus

Strong problem solving and debugging skills

Experience with silicon and system bring up

Excellent communication skills

Candidate will likely have an MS EE with 10+ years of experience

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Job Requirements and Qualification

You must have a BSEE or MSEE with at least 5+ years of applicable experience. Demonstrate successful results for multiple ASIC programs, is required. Strong written / verbal communication skills are a must, as you will be working, influencing and collaborating with teams in distributed locations. You will need to be very organized with solid understanding of Synopsys and Cadence design tools and flows.

Minimum Requirements:

SOC level Synthesis / STA.

Experienced with Verilog/VHDL digital design

Hands on experience with constraints development

Hands on experience with Synopsys design compiler and ICC

SoC implementation experience such as full chip level synthesis Pre-P&R timing closure

Hands on experience with Spyglass rule checking, netlist equivalence checking, and gate-level simulations

Experience with various synthesis options to optimize the power of the Design.

Work with Place and Route peers for timing closure

Good Knowledge of Static Timing Analysis and Place and Route.

Familiarity with various interface technologies including MIPI, USB, I2C, GPIO, DDR etc

Familiarity with ASIC design flows for deep sub micron technologies

Familiarity with FPGA design flow is plus

Preferred Requirements:

Familiarity with image processing is a strong plus

Responsibilities

In this role, the candidate will work with designers and understand the complexity of the blocks and interfaces. A candidate will work with the ASIC design team and will participate in the development of netlist generation fromsynthesis. A candidate will also support the design team to do simulations .

Responsibilities include: reading the RTL code. Generating chip level timing constraints. Validating the RTL inputs. Analyzing the power for the design and optimizing for speed/area/power. Understand and drive the pre-synthesis chip-level timing to ensure that synthesis and layout level timing and other specifications can be achieved.

Support chip level verification and physical design timing closure.

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